refactor: make disassembler optional
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src/cpu/arm/disassembler.cc
Normal file
235
src/cpu/arm/disassembler.cc
Normal file
@@ -0,0 +1,235 @@
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#include "instruction.hh"
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#include "util/bits.hh"
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namespace matar {
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namespace arm {
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std::string
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Instruction::disassemble() {
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auto condition = stringify(this->condition);
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return std::visit(
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overloaded{
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[condition](BranchAndExchange& data) {
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return fmt::format("BX{} R{:d}", condition, data.rn);
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},
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[condition](Branch& data) {
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return fmt::format(
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"B{}{} 0x{:06X}", (data.link ? "L" : ""), condition, data.offset);
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},
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[condition](Multiply& data) {
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if (data.acc) {
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return fmt::format("MLA{}{} R{:d},R{:d},R{:d},R{:d}",
|
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condition,
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(data.set ? "S" : ""),
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data.rd,
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data.rm,
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data.rs,
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data.rn);
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} else {
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return fmt::format("MUL{}{} R{:d},R{:d},R{:d}",
|
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condition,
|
||||
(data.set ? "S" : ""),
|
||||
data.rd,
|
||||
data.rm,
|
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data.rs);
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}
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},
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[condition](MultiplyLong& data) {
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return fmt::format("{}{}{}{} R{:d},R{:d},R{:d},R{:d}",
|
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(data.uns ? 'U' : 'S'),
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(data.acc ? "MLAL" : "MULL"),
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condition,
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(data.set ? "S" : ""),
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data.rdlo,
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data.rdhi,
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data.rm,
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data.rs);
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},
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[](Undefined) { return std::string("UND"); },
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[condition](SingleDataSwap& data) {
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return fmt::format("SWP{}{} R{:d},R{:d},[R{:d}]",
|
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condition,
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||||
(data.byte ? "B" : ""),
|
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data.rd,
|
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data.rm,
|
||||
data.rn);
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},
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[condition](SingleDataTransfer& data) {
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std::string expression;
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std::string address;
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if (const uint16_t* offset = std::get_if<uint16_t>(&data.offset)) {
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if (*offset == 0) {
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expression = "";
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} else {
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expression =
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fmt::format(",{}#{:d}", (data.up ? '+' : '-'), *offset);
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||||
}
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||||
} else if (const Shift* shift = std::get_if<Shift>(&data.offset)) {
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||||
// Shifts are always immediate in single data transfer
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expression = fmt::format(",{}R{:d},{} #{:d}",
|
||||
(data.up ? '+' : '-'),
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shift->rm,
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stringify(shift->data.type),
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shift->data.operand);
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}
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return fmt::format(
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"{}{}{}{} R{:d},[R{:d}{}]{}",
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(data.load ? "LDR" : "STR"),
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||||
condition,
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||||
(data.byte ? "B" : ""),
|
||||
(!data.pre && data.write ? "T" : ""),
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data.rd,
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data.rn,
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(data.pre ? expression : ""),
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||||
(data.pre ? (data.write ? "!" : "") : expression));
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},
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[condition](HalfwordTransfer& data) {
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||||
std::string expression;
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if (data.imm) {
|
||||
if (data.offset == 0) {
|
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expression = "";
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} else {
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expression = fmt::format(
|
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",{}#{:d}", (data.up ? '+' : '-'), data.offset);
|
||||
}
|
||||
} else {
|
||||
expression =
|
||||
fmt::format(",{}R{:d}", (data.up ? '+' : '-'), data.offset);
|
||||
}
|
||||
|
||||
return fmt::format(
|
||||
"{}{}{}{} R{:d},[R{:d}{}]{}",
|
||||
(data.load ? "LDR" : "STR"),
|
||||
condition,
|
||||
(data.sign ? "S" : ""),
|
||||
(data.half ? 'H' : 'B'),
|
||||
data.rd,
|
||||
data.rn,
|
||||
(data.pre ? expression : ""),
|
||||
(data.pre ? (data.write ? "!" : "") : expression));
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},
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||||
[condition](BlockDataTransfer& data) {
|
||||
std::string regs;
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||||
for (uint8_t i = 0; i < 16; i++) {
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||||
if (get_bit(data.regs, i))
|
||||
fmt::format_to(std::back_inserter(regs), "R{:d},", i);
|
||||
};
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||||
|
||||
regs.pop_back();
|
||||
|
||||
return fmt::format("{}{}{}{} R{:d}{},{{{}}}{}",
|
||||
(data.load ? "LDM" : "STM"),
|
||||
condition,
|
||||
(data.up ? 'I' : 'D'),
|
||||
(data.pre ? 'B' : 'A'),
|
||||
data.rn,
|
||||
(data.write ? "!" : ""),
|
||||
regs,
|
||||
(data.s ? "^" : ""));
|
||||
},
|
||||
[condition](PsrTransfer& data) {
|
||||
if (data.type == PsrTransfer::Type::Mrs) {
|
||||
return fmt::format("MRS{} R{:d},{}",
|
||||
condition,
|
||||
data.operand,
|
||||
(data.spsr ? "SPSR_all" : "CPSR_all"));
|
||||
} else {
|
||||
return fmt::format(
|
||||
"MSR{} {}_{},{}{}",
|
||||
condition,
|
||||
(data.spsr ? "SPSR" : "CPSR"),
|
||||
(data.type == PsrTransfer::Type::Msr_flg ? "flg" : "all"),
|
||||
(data.imm ? '#' : 'R'),
|
||||
data.operand);
|
||||
}
|
||||
},
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[condition](DataProcessing& data) {
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using OpCode = DataProcessing::OpCode;
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std::string op_2;
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||||
if (const uint32_t* operand =
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||||
std::get_if<uint32_t>(&data.operand)) {
|
||||
op_2 = fmt::format("#{:d}", *operand);
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||||
} else if (const Shift* shift = std::get_if<Shift>(&data.operand)) {
|
||||
op_2 = fmt::format("R{:d},{} {}{:d}",
|
||||
shift->rm,
|
||||
stringify(shift->data.type),
|
||||
(shift->data.immediate ? '#' : 'R'),
|
||||
shift->data.operand);
|
||||
}
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||||
|
||||
switch (data.opcode) {
|
||||
case OpCode::MOV:
|
||||
case OpCode::MVN:
|
||||
return fmt::format("{}{}{} R{:d},{}",
|
||||
stringify(data.opcode),
|
||||
condition,
|
||||
(data.set ? "S" : ""),
|
||||
data.rd,
|
||||
op_2);
|
||||
case OpCode::TST:
|
||||
case OpCode::TEQ:
|
||||
case OpCode::CMP:
|
||||
case OpCode::CMN:
|
||||
return fmt::format("{}{} R{:d},{}",
|
||||
stringify(data.opcode),
|
||||
condition,
|
||||
data.rn,
|
||||
op_2);
|
||||
default:
|
||||
return fmt::format("{}{}{} R{:d},R{:d},{}",
|
||||
stringify(data.opcode),
|
||||
condition,
|
||||
(data.set ? "S" : ""),
|
||||
data.rd,
|
||||
data.rn,
|
||||
op_2);
|
||||
}
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||||
},
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||||
[condition](SoftwareInterrupt) {
|
||||
return fmt::format("SWI{}", condition);
|
||||
},
|
||||
[condition](CoprocessorDataTransfer& data) {
|
||||
std::string expression = fmt::format(",#{:d}", data.offset);
|
||||
return fmt::format(
|
||||
"{}{}{} p{:d},c{:d},[R{:d}{}]{}",
|
||||
(data.load ? "LDC" : "STC"),
|
||||
condition,
|
||||
(data.len ? "L" : ""),
|
||||
data.cpn,
|
||||
data.crd,
|
||||
data.rn,
|
||||
(data.pre ? expression : ""),
|
||||
(data.pre ? (data.write ? "!" : "") : expression));
|
||||
},
|
||||
[condition](CoprocessorDataOperation& data) {
|
||||
return fmt::format("CDP{} p{},{},c{},c{},c{},{}",
|
||||
condition,
|
||||
data.cpn,
|
||||
data.cp_opc,
|
||||
data.crd,
|
||||
data.crn,
|
||||
data.crm,
|
||||
data.cp);
|
||||
},
|
||||
[condition](CoprocessorRegisterTransfer& data) {
|
||||
return fmt::format("{}{} p{},{},R{},c{},c{},{}",
|
||||
(data.load ? "MRC" : "MCR"),
|
||||
condition,
|
||||
data.cpn,
|
||||
data.cp_opc,
|
||||
data.rd,
|
||||
data.crn,
|
||||
data.crm,
|
||||
data.cp);
|
||||
},
|
||||
[](auto) { return std::string("unknown instruction"); } },
|
||||
data);
|
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}
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||||
}
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}
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